1.一种字线译码电路，其特征在于，所述字线译码电路包括：前级译码电路以及后级译
码电路；所述前级译码电路包括n个第一译码器和t个第二译码器，所述后级译码电路包括
字线选择电路和k个选通器，k＝t，k和t均为大于0的整数，n为大于或等于0的整数；
每个所述第一译码器与所述字线选择电路电连接，每个所述第二译码器的输出端与相
应所述选通器的输入端电连接；每个所述选通器的输出端与所述字线选择电路电连接；
每个所述第一译码器用于在存储模式向所述字线选择电路提供第一译码信号；每个所
述选通器用于在存储模式向所述字线选择电路提供相应所述第二译码器发送的第二译码
信号；所述字线选择电路用于根据所述第一译码信号和所述第二译码信号选通存储区域的
每个所述第一译码器还用于在 存内计算模式向所述字线选择电路提供第一译码信
号；每个所述选通器还用于在存内计算模式向所述字线选择电路提供存内计算信号，所述
字线选择电路用于根据所述第一译码信号和所述存内计算信号选通存内计算区域的字线所述的字线译码电路，其特征在于，所述选通器用于根据模式控制信
号确定存储器处在存储模式的情况下，传输所述第二译码信号；根据模式控制信号确定存
3.根据权利要求2所述的字线译码电路，其特征在于，所述选通器包括：并联在一起的
第一传输门和第二传输门；所述模式控制信号包括第一控制信号和第二控制信号；
所述第一传输门用于在第一控制信号为高电平，第二控制信号为低电平的情况下，传
所述第二传输门用于在第一控制信号为低电平，第二控制信号为高电平的情况下，传
所述第一译码器和/或所述第二译码器包括：二进制译码器或二‑十进制译码器；和/
6.一种字线选通方法，其特征在于，应用具有前级译码电路和后级译码电路的字线译
码电路，所述前级译码电路包括n个第一译码器和t个第二译码器，所述后级译码电路包括
字线选择电路和k选通器；k＝t，k和t为大于0的整数，n为大于或等于0的整数；所述字线选
每个所述第一译码器在存储模式向所述字线选择电路提供第一译码信号；每个所述选
通器在存储模式向所述字线选择电路提供相应所述第二译码器发送的第二译码信号；所述
每个所述第一译码器在 存内计算模式向所述字线选择电路提供第一译码信号；每个
所述选通器在存内计算模式向所述字线选择电路提供存内计算信号，所述字线选择电路根
据所述第一译码信号和所述存内计算信号选通存内计算区域的字线所述的字线选通方法，其特征在于，所述每个所述选通器用于在存储
模式向所述字线选择电路提供相应所述第二译码器发送的第二译码信号包括：所述选通器
所述每个所述选通器在存内计算模式向所述字线选择电路提供存内计算信号包括：所
述选通器根据模式控制信号确定存储器处在存内计算模式的情况下，传输所述存内计算信
8.根据权利要求7所述的字线选通方法，其特征在于，所述选通器包括：并列连接的第
所述每个所述选通器用于在存储模式向所述字线选择电路提供相应所述第二译码器
发送的第二译码信号包括：所述第一传输门在第一控制信号为高电平，第二控制信号为低
所述每个所述选通器在存内计算模式向所述字线选择电路提供存内计算信号包括：所
述第二传输门在第一控制信号为低电平，第二控制信号为高电平的情况下，传输所述存内
9.一种存储器，其特征在于，包括权利要求1～5任一项所述字线.一种电子设备，其特征在于：包括权利要求9所述存储器。
大，存储器存取速度跟不上处理器的数据处理速度。这种严重阻碍处理器性能发挥的内存
瓶颈命名为“内存墙”，存内计算就是为了解决这一问题所提出的技术路径，工作原理就是
选中存储器阵列中的多个字线进行数据的并行传输，在存储器阵列内部完成数据的模拟域
据传输，并不会经过字线译码电路。但是如果不经过字线译码电路，这种直接控制字线的方
前级译码电路以及后级译码电路；所述前级译码电路包括n个第一译码器和t个第
二译码器，所述后级译码电路包括字线选择电路和k个选通器，k＝t，k和t均为大于0的整
与相应所述选通器的输入端电连接；每个所述选通器的输出端与所述字线选择电路电连
个所述选通器用于在存储模式向所述字线选择电路提供相应所述第二译码器发送的第二
译码信号；所述字线选择电路用于根据所述第一译码信号和所述第二译码信号选通存储区
号；每个所述选通器还用于在存内计算模式向所述字线选择电路提供存内计算信号，所述
字线选择电路用于根据所述第一译码信号和所述存内计算信号选通存内计算区域的字线]
路电连接，每个第二译码器的输出端与相应选通器的输入端电连接；每个选通器的输出端
与字线选择电路电连接。当存储器处于存储模式时，所有选通器可以向字线选择电路提供
第二译码信号，使得字线选择电路用于根据第一译码信号和第二译码信号选通存储区域的
字线。当存储器处于存内计算模式时，选通器可以向字线选择电路提供存内计算信号，使得
字线选择电路用于根据第一译码信号和存内计算信号选通存内计算区域的字线。由此可
见，本发明提供的字线译码电路利用选通器克服了一次只能打开存储阵列的一条字线的缺
点，使得字线译码电路不仅可以用于存储模式的存储区域字线选择，还可以支持存内计算
模式下的并行输入的存内计算，因此，本发明提供的字线译码电路可以应用于大规模存储
阵列的存取。并且，在存内计算模式下，根据多个选通器所处的位置和个数，实现了存内计
另外，当n大于0时，前级译码电路不仅包括第一译码器还包括第二译码器。此时，
不管是存储器处于存储模式还是存内计算模式时，都需要应用第一译码器所提供的第一译
码信号进行相应模式下的字线选择，因此，本发明提供的字线译码电路中，从硬件角度来
说，第一译码器可以在两种模式下复用，从信号的角度来说，第一译码器在两种模式下复用
电路的字线译码电路，所述前级译码电路包括n个第一译码器和t个第二译码器，所述后级
译码电路包括字线选择电路和k选通器；k＝t，k和t为大于0的整数，n为大于或等于0的整
述选通器在存储模式向所述字线选择电路提供相应所述第二译码器发送的第二译码信号；
所述字线选择电路根据所述第一译码信号和所述第二译码信号选通存储区域的字线]
所述选通器在存内计算模式向所述字线选择电路提供存内计算信号，所述字线选择电路根
明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示例出现有技术中以八位地址信号对256条字线进行译码的字线译码电路示
图7示例出本发明实施例提供的以八位地址信号对256条字线进行译码的字线译
合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另
一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性
或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者
隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，
除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”等指示
的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描
述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相
连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可
以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是
两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以
相关技术中，存储器具有存内计算模式和存储模式。当存储器处于存内计算模式，
存储器阵列中的多个字线进行数据的并行传输，以在存内计算模式解决处理器与存储器二
者之间性能差距的问题。当存储器处于存储模式时，可以利用字线译码电路选中某一条字
意图。如图1所示，分为前级译码电路和后级译码电路。前级译码电路包括译码器，后级译码
线所在行的地址位。当存储器进行读取操作时，读写电路可以通过位线选中字线所在行的
行读写操作，使得存储器处于存内计算模式时，字线译码电路无法满足存储器阵列中多个
字线进行数据并行传输的功能。而如果不采用译码电路来选择存储阵列的多字线传输数
广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存储器寻址和组合
图2示例出本发明实施例提供的字线译码电路的结构示意图。如图2所示，本发明
上述前级译码电路包括n个第一译码器和t个第二译码器。上述后级译码电路包括
字线选择电路和k个选通器。其中，k＝t，k和t均为大于0的整数，n为大于或等于0的整数。
的输入端电连接。每个选通器的输出端与字线选择电路电连接。应理解，该第一译码器和/
或第二译码器包括：二进制译码器或二‑十进制译码器。二进制译码器可以是3‑8译码器，2‑
如图2所示，当存储器在存储模式下，每个第一译码器用于向字线选择电路提供第
一译码信号；每个选通器用于向字线选择电路提供相应第二译码器发送的第二译码信号；
字线选择电路用于根据第一译码信号和所述第二译码信号选通存储区域的字线时，前级译码电路仅包含第二译码器。每个第二译码器均配置有一个选通
器。此时，前级译码电路所有的译码器均与相应选通器的输入端电连接。字线选择电路实质
用于根据第二译码信号即可选通存储区域的字线的整数，前级译码电路不仅包括第一译码器还包括第二译码器。此时，
字线选择电路用于根据第一译码信号和所述第二译码信号选通存储区域的字线。字线译码
如图2所示，当字线译码电路在存内计算模式下，每个第一译码器还用于存内计算
模式向所述字线选择电路提供第一译码信号；每个所述选通器还用于在存内计算模式向所
述字线选择电路提供存内计算信号，所述字线选择电路用于根据所述第一译码信号和所述
存内计算信号选通存内计算区域的字线时，前级译码电路仅包含第二译码器。每个第二译码器均配置有一个选通
器。此时，前级译码电路所有的译码器均与相应选通器的输入端电连接。当选通器部分选通
存内计算模式时，字线选择电路实质用于根据存内计算信号和第二译码信号选通存储区域
的字线。当选通器全部选通存内计算模式时，字线选择电路实质用于根据存内计算信号选
通存储区域的字线的整数，前级译码电路不仅包括第一译码器还包括第二译码器。当选
通器部分选通存内计算模式时，字线选择电路实质用于根据存内计算信号、第二译码信号
和第一译码信号选通存储区域的字线。当选通器全部选通存内计算模式时，字线选择电路
本发明是在传统字线译码器的基础上，在t个第二译码器和字线选器电路中加入k
个选通器，使得进入字线选择电路的信号不止是地址信号，字线译码电路的模式也不止是
的情况下，传输第二译码信号；根据模式控制信号确定存储器处在存内计算模式的情况下，
在实际应用中，图3示例出本发明实施例提供的字线译码电路的两种工作模式。如
图3(a)所示，字线译码电路对应的存储阵列为存储模式，表示在一般访存操作下，字线译码
由于字线译码电路的选通器为k个，k为大于0的整数，那么选通器至少有一个，当
选通器为一个时，模式控制信号为单个模式控制信号，当选通器大于一个时，模式控制信号
示，三组前级译码电路和后级译码电路中皆加入选通器，每个选通器单独由对应模式控制
信号控制，三个选通器可以同时为存储模式或存内计算模式，也可以一个选通器为存储模
式，另外两个选通器为存内计算模式，组合模式根据存内计算所需的不同输入数据位宽进
在一种可选的方式中，选通器包括：并联在一起的第一传输门和第二传输门；模式
在实际应用中，第一传输门和第二传输门结构相同，都具有四个端口，输入端口、
输出端口、第一控制信号端口和第二控制端口。第一传输门的第一控制信号端口接收第一
控制信号，第一传输门的第二控制信号端口接收第二控制信号，第一传输门的输入端口接
收第二译码信号，第一输出门的输出端口输出第二译码信号。第二传输门的第一控制信号
端口接收第二控制信号，第二传输门的第二控制信号端口接收第一控制信号，第二传输门
在实际应用中，图5示例出本发明实施例提供的选通器的电路示意图。如图5所示，
第一控制信号可以为存内计算模式开启信号CIM，第二控制信号可以为存内计算模式开启
取反信号CIMB。CIM＝0，CIMB＝1，第一传输门打开，第二传输门关闭，第一传输门传输第二
在实际应用中，如图5所示，第一控制信号可以为存内计算模式开启信号CIM，第二
控制信号可以为存内计算模式开启取反信号CIMB。CIM＝1，CIMB＝0，第一传输门关闭，第二
线的缺点，使得字线译码电路不仅可以用于存储模式的存储区域字线选择，还可以支持存
内计算模式下的并行输入的存内计算，因此，本发明提供的字线译码电路可以应用于大规
模存储阵列的存取。并且，在存内计算模式下，根据多个选通器所处的位置和个数，实现了
另外，当n大于0时，前级译码电路不仅包括第一译码器还包括第二译码器。此时，
不管是存储器处于存储模式还是存内计算模式时，都需要应用第一译码器所提供的第一译
码信号进行相应模式下的字线选择，因此，本发明提供的字线译码电路中，从硬件角度来
说，第一译码器可以在两种模式下复用，从信号的角度来说，第一译码器在两种模式下复用
级译码电路和后级译码电路的字线译码电路，所述后级译码电路包括字线选择电路和k选
通器，所述前级译码电路包括n个第一译码器和t个第二译码器；k＝t，k和t为大于0的整数，
n为大于或等于0的整数。图6示例出本发明实施例提供的字线选通方法的流程示意图。如图
步骤101：每个第一译码器在存储模式向字线选择电路提供第一译码信号；每个选
通器在存储模式向字线选择电路提供相应第二译码器发送的第二译码信号；字线选择电路
在实际应用中，传统字线译码电路以八位地址信号对256条字线进行译码的电路
为例，如图1所示，译码器根据地址信号译为三组信号，一个3‑8译码器将地址信号ADDR[0:
路进行逻辑运算得到256条字线所示，例如：当地址信号ADDR[0:2]＝000，地址信号ADDR[3:5]＝000，地址信