本申请实施例提供了一种译码驱动电路及其方法、字线译码电路及半导体存储器,该译码驱动电路包括至少一个译码驱动单元,译码驱动单元包括第一级驱动电路和第二级驱动电路,其中,第一级驱动电路,用于接收使能控制信号、译码输入信号和驱动控制信号,并根据使能控制信号、驱动控制信号和译码输入信号,生成第一驱动信号和第二驱动信号,第二级驱动电路,用于根据第一驱动信号和第二驱动信号,生成目标字线驱动信号。这样,本申请实施例提供一种新的译码驱动电路,该译码驱动电路根据驱动控制信号对译码输入信号进行两级放大,不仅能够提高电路效率,而且节省电路面积,同时还能够提高DRAM的性能。
1.一种译码驱动电路,其特征在于,所述译码驱动电路包括至少一个译码驱动单元,所述译码驱动单元包括第一级驱动电路和第二级驱动电路,其中,
所述第一级驱动电路,用于接收使能控制信号、译码输入信号和驱动控制信号,并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号,生成第一驱动信号和第二驱动信号,
所述第二级驱动电路,用于根据所述第一驱动信号和所述第二驱动信号,生成目标字线所述的译码驱动电路,其特征在于,所述第二级驱动电路包括第一开关管和第二开关管,
所述第二级驱动电路,具体用于根据所述第一驱动信号控制所述第一开关管的工作状态,根据所述第二驱动信号控制所述第二开关管的工作状态,以及根据所述第一开关管的工作状态和所述第二开关管的工作状态,生成所述目标字线所述的译码驱动电路,其特征在于,
所述第二级驱动电路,具体用于在所述第一开关管处于开启状态且所述第二开关管处于关闭状态的情况下,控制所述目标字线驱动信号为第一电平状态,或者
所述第二级驱动电路,具体用于在所述第一开关管处于关闭状态且所述第二开关管处于开启状态的情况下,控制所述目标字线驱动信号为第二电平状态,或者
所述第二级驱动电路,具体用于在所述第一开关管处于关闭状态且所述第二开关管处于关闭状态的情况下,控制所述目标字线驱动信号为第三电平状态。
4.根据权利要求3所述的译码驱动电路,其特征在于,所述第一电平状态为高电平状态,所述第二电平状态为低电平状态,所述第三电平状态为悬空Floating状态。
所述第一开关管的第一端与所述第一级驱动电路的一输出端连接,用于接收所述第一驱动信号,所述第二开关管的第一端与所述第一级驱动电路的另一输出端连接,用于接收所述第二驱动信号,
所述第一开关管的第二端与第一电源端连接,所述第二开关管的第二端与接地端连接,
所述第一开关管的第三端与所述第二开关管的第三端连接,用于输出所述目标字线所述的译码驱动电路,其特征在于,所述译码驱动电路还包括使能控制电路,且所述使能控制电路的输出端与所述第一级驱动电路的输入端连接,其中,
7.根据权利要求6所述的译码驱动电路,其特征在于,所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号,所述第一级驱动电路包括第一控制电路和第二控制电路,其中,
所述第一控制电路,用于根据所述第一驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制,生成所述第一驱动信号,
所述第二控制电路,用于根据所述第一驱动控制信号、所述第二驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制,生成所述第二驱动信号,
8.根据权利要求7所述的译码驱动电路,其特征在于,所述使能控制电路包括第三开关管,所述第一控制电路包括第四开关管、第五开关管和第六开关管,其中,
所述第三开关管的第一端和所述第四开关管的第一端接收所述第一驱动控制信号,所述第五开关管的第一端和所述第六开关管的第一端接收所述译码输入信号,
所述第四开关管的第三端、所述第五开关管的第三端、所述第六开关管的第三端均与所述第一级驱动电路的一输出端连接,用于输出所述第一驱动信号
所述第三开关管的第三端与所述第六开关管的第二端连接,所述第三开关管的第二端与接地端连接,所述第四开关管的第二端与第二电源端连接,所述第五开关管的第二端与第三电源端连接。
9.根据权利要求8所述的译码驱动电路,其特征在于,所述使能控制电路还包括第七开关管和第八开关管,所述第二控制电路包括第九开关管、第十开关管、第十一开关管和第十二开关管,其中,
所述第七开关管的第一端和第十二开关管的第一端接收所述第一驱动控制信号,所述第八开关管的第一端和所述第九开关管的第一端接收所述第二驱动控制信号,所述第十开关管的第一端和第十一开关管的第一端接收所述译码输入信号,
所述第九开关管的第三端、所述第十开关管的第三端、所述第十一开关管的第三端、所述第十二开关管的第三端均与所述第二级驱动电路的另一输出端连接,用于输出所述第二驱动信号,
所述第八开关管的第三端、所述第十开关管的第二端和所述第十二开关管的第二端连接,所述第七开关管的第三端和所述第十一开关管的第二端连接,所述第七开关管的第二端与接地端连接,所述第八开关管的第二端与第四电源端连接,所述第九开关管的第二端与接地端连接。
10.根据权利要求9所述的译码驱动电路,其特征在于,所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管、所述第五开关管、所述第六开关管、所述第七开关管、所述第八开关管、所述第九开关管、所述第十开关管、所述第十一开关管和所述第十二开关管的类型为场效应MOS管,其中,
所述场效应MOS管的第一端为栅极,所述场效应MOS管的第二管为源极,所述场效应MOS管的第三端为漏极。
所述第一开关管、所述第四开关管、所述第五开关管、所述第八开关管、所述第十开关管和所述第十二开关管的类型为P型沟道场效应MOS管,
所述第一开关管、所述第三开关管、所述第六开关管、所述第七开关管、所述第九开关管和所述第十一开关管的类型为N型沟道场效应MOS管。
12.一种译码驱动方法,其特征在于,应用于译码驱动电路,且所述译码驱动电路包括至少一个译码驱动单元,所述译码驱动单元包括第一级驱动电路和第二级驱动电路,所述方法包括,
通过所述第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号,并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号,生成第一驱动信号和第二驱
通过所述第二级驱动电路接收所述第一驱动信号和所述第二驱动信号,并根据所述第一驱动信号和所述第二驱动信号,生成目标字线所述的译码驱动方法,其特征在于,所述译码驱动电路还包括使能控制电路,所述方法还包括,
14.根据权利要求13所述的译码驱动方法,其特征在于,所述驱动控制信号包括第一驱动控制信号和第二驱动控制信号,所述第一级驱动电路包括第一控制电路和第二控制电路,
所述通过所述第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号,并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号,生成第一驱动信号和第二驱动信号,包括,
通过所述第一控制电路接收所述第一驱动控制信号、所述使能控制信号和所述译码输入信号,并根据所述第一驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制,生成所述第一驱动信号,
通过所述第二控制电路接收所述第一驱动控制信号、所述第二驱动控制信号、所述使能控制信号和所述译码输入信号,并根据所述第一驱动控制信号、所述第二驱动控制信号和所述使能控制信号对所述译码输入信号进行驱动控制,生成所述第二驱动信号,
15.根据权利要求12所述的译码驱动方法,其特征在于,所述第二级驱动电路包括第一开关管和第二开关管,所述根据所述第一驱动信号和所述第二驱动信号,生成目标字线驱动信号,包括,
根据所述第一开关管的工作状态和所述第二开关管的工作状态,生成所述目标字线所述的译码驱动方法,其特征在于,所述根据所述第一开关管的工作状态和所述第二开关管的工作状态,生成所述目标字线驱动信号,包括,
在所述第一开关管处于开启状态且所述第二开关管处于关闭状态的情况下,控制所述目标字线驱动信号为第一电平状态,或者,
在所述第一开关管处于关闭状态且所述第二开关管处于开启状态的情况下,控制所述目标字线驱动信号为第二电平状态,或者,
在所述第一开关管处于关闭状态且所述第二开关管处于关闭状态的情况下,控制所述目标字线驱动信号为第三电平状态。
17.根据权利要求16所述的译码驱动方法,其特征在于,所述第一电平状态为高电平状态,所述第二电平状态为低电平状态,所述第三电平状态为悬空Floating状态。
18.根据权利要求17所述的译码驱动方法,其特征在于,目标字线的电平状态包括高电平状态、低电平状态和Floating状态,其中,所述目标字线的电平状态与所述目标字线驱动信号具有关联关系。
19.一种字线译码电路,其特征在于,所述字线译码电路包括字线驱动电路、反相主字线驱动电路和本地译码驱动电路,其中,所述字线驱动电路至少包括如权利要求1至11任一项所述的译码驱动电路。
20.一种半导体存储器,其特征在于,所述半导体存储器包括如权利要求19所述的字线页
[0001] 本申请涉及集成电路技术领域,尤其涉及一种译码驱动电路及其方法、字线译码电路及半导体存储器。
[0002] 动态随机存取存储器(Dynamic Random Access Memory,DRAM)是计算机中常用的半导体存储器件,由许多重复的存储单元组成,不同的存储单元需要经由字线和位线进行选中操作。然而,目前的DRAM在相关字线的电路设计不合理,导致DRAM的性能有待提高。
[0003] 本申请提供了一种译码驱动电路及其方法、字线译码电路及半导体存储器,能够提高效率,节省面积。
[0005] 第一方面,本申请实施例提供了一种译码驱动电路,该译码驱动电路包括至少一个译码驱动单元,译码驱动单元包括第一级驱动电路和第二级驱动电路,其中,
[0006] 第一级驱动电路,用于接收使能控制信号、译码输入信号和驱动控制信号,并根据使能控制信号、驱动控制信号和译码输入信号,生成第一驱动信号和第二驱动信号,
[0007] 第二级驱动电路,用于根据第一驱动信号和第二驱动信号,生成目标字线] 第二方面,本申请实施例提供了一种译码驱动方法,应用于译码驱动电路,且译码驱动电路包括至少一个译码驱动单元,译码驱动单元包括第一级驱动电路和第二级驱动电路,该方法包括,
[0009] 通过第一级驱动电路接收使能控制信号、译码输入信号和驱动控制信号,并根据使能控制信号、驱动控制信号和译码输入信号,生成第一驱动信号和第二驱动信号,
[0010] 通过第二级驱动电路接收第一驱动信号和第二驱动信号,并根据第一驱动信号和第二驱动信号,生成目标字线] 第三方面,本申请实施例提供了一种字线译码电路,字线译码电路包括字线驱动电路、反相主字线驱动电路和本地译码驱动电路,其中,字线驱动电路至少包括如第一方面的译码驱动电路。
[0012] 第四方面,本申请实施例提供了一种半导体存储器,该半导体存储器包括如第三方面的字线] 本申请实施例提供了一种译码驱动电路及其方法、字线译码电路及半导体存储器,译码驱动电路包括至少一个译码驱动单元,译码驱动单元包括第一级驱动电路和第二级驱动电路,其中,第一级驱动电路,用于接收使能控制信号、译码输入信号和驱动控制信号,并根据使能控制信号、驱动控制信号和译码输入信号,生成第一驱动信号和第二驱动信号,第二级驱动电路,用于根据第一驱动信号和第二驱动信号,生成目标字线页
样,本申请实施例提供了一种新的译码驱动电路,该译码驱动电路根据驱动控制信号对译码输入信号进行两级放大,不仅能够提高电路效率,而且节省电路面积,还提高了驱动性能。
[0016] 图3为本申请实施例提供的一种本地字线驱动单元的结构示意图,
[0017] 图4为本申请实施例提供的一组本地字线驱动单元的结构示意图,
[0020] 图7为相关技术提供的一种WLDV译码驱动单元的结构示意图,
[0021] 图8为本申请实施例提供的一种WLRst译码驱动单元的结构示意图,
[0022] 图9为本申请实施例提供的一种bMWL译码驱动单元的结构示意图,
[0024] 图11为本申请实施例提供的另一种译码驱动电路的结构示意图,
[0025] 图12为本申请实施例提供的一种译码驱动电路的具体结构示意图,
[0026] 图13为本申请实施例提供的另一种译码驱动电路的具体结构示意图,
[0028] 图15A为本申请实施例提供的一种短路缺陷检测的过程示意图,
[0029] 图15B为本申请实施例提供的另一种短路缺陷检测的过程示意图,
[0030] 图16A为本申请实施例提供的又一种短路缺陷检测的过程示意图,
[0031] 图16B为本申请实施例提供的再一种短路缺陷检测的过程示意图,
[0034] 下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是,此处所描述的具体实施例仅仅用于解释相关申请,而非对该申请的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与有关申请相关的部分。
[0035] 除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的,不是旨在限制本申请。
[0036] 在以下的描述中,涉及到“一些实施例” ,其描述了所有可能实施例的子集,但是可以理解, “一些实施例”可以是所有可能实施例的相同子集或不同子集,并且可以在不冲突的情况下相互结合。
[0037] 需要指出,本申请实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象,不代表针对对象的特定排序,可以理解地, “第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序,以使这里描述的本申请实施例能够以除了在这里图示或描述的以
[0038] 动态随机存取存储器DRAM是计算机中常用的半导体存储器件,由许多重复的存储单元组成,不同的存储单元需要经由字线和位线进行选中操作。然而,目前的DRAM在相关字线的电路设计方面仍有缺陷.
[0039] 参见图1 ,其示出了本申请实施例提供的一种DRAM的局部结构示意图。如图1所示,DRAM的核心是存储单元阵列(或称为Array阵列、Array Mat) 、灵敏放大器(Sense Amplif ier,SA)阵列、行译码及控制电路(XDEC) 、列译码及控制电路(YDEC) 、驱动电路(或称为SSA&Write Driver电路)和数据输入输出转换电路等,其中,一个DRAM可以包括多个存储单元阵列和多个灵敏放大器阵列。一般地,灵敏放大器阵列又可分为灵敏放大器奇阵列和灵敏放大器偶阵列。
[0040] 存储单元阵列由大量的存储单元(或称为Cell)构成,通过字线(Word Line,BL)和位线(Bit Line)能够唯一选定一个存储单元。具体地,通过行译码及控制电路给出字线信号,以确定目标字线,通过列译码及控制电路给出位线信号(或称为CSL信号) ,以确定目标位线,从而在存储器阵列中选择目标存储单元。另外,在以上过程中,灵敏放大器阵列起到信号放大的作用,驱动电路起到信号驱动的作用。
[0041] 存储单元的结构包括多种,以1T1C结构的存储单元为例,参见图2,其示出了本申请实施例提供的一种存储单元的结构示意图。如图2所示,存储单元包括一个晶体管和一个电容,且晶体管的栅极连接到字线上,晶体管的漏极连接到位线] 特别地,对于每个字线来说,均对应一个本地字线驱动单元(Local WL Driver,LWD) 。参见图3,其示出了本申请实施例提供的一种本地字线驱动单元的结构示意图。如图3所示,每个本地字线驱动单元用于接收译码驱动电路输出的目标字线驱动信号(可以用WLDV信号表示) 、反相主字线驱动信号(可以用bMWL信号表示)和本地译码驱动信号(可以用WLRst信号表示) ,并输出字线信号(可以用WL信号表示) ,以选中目标字线。根据行业相关技术标准,参见图4,其示出了本申请实施例提供的一组本地字线驱动单元的结构示意图。如图4所示,一般将4个本地驱动单元(LWD)作为一组,即本地驱动单元×4。在这里,WLDVn用于代表不同译码值的WLDV信号,其他信号类似,n为自然数。
[0043] 参见图5,其示出了本申请实施例提供的另一种DRAM的局部结构示意图。如图5所示,存储单元阵列包括1024个字线个本地驱动单元(LWD单元) ,每一LWD单元对应连接一条字线,这些LWD单元放置在存储单元阵列的两侧。例如奇字线(即WLo)的本地驱动单元可以放置在左边,偶数字线(即WLe)的本地驱动单元可以放置在右边。
[0044] 不同规格的存储器中字线的数量可以是不同的,按照行业习惯,一般以1024个字线为一个存储单元阵列(Array Mat) 。具体地,针对一个Array Mat,对行译码及控制电路和存储阵列单元的关系进行说明。参见图6,其示出了本申请实施例提供的又一种DRAM的局部结构示意图。如图6所示,行译码及控制电路(XDEC)包括WLDV译码驱动单元、WLRst译码驱动单元和bMWL译码驱动单元,分别用于输出WLDV信号、WLRst信号和bMWL信号,以便于本地驱动单元根据以上三个信号选中目标字线。根据行业习惯,WLDV信号的译码值包括0(7)WLRst信号的译码值包括0(7)bMWL信号的译码值包括0,127。具体地,WLDV0(2)4,6与bMWL0,127进入存储单元阵列右侧的LWD单元驱动512个偶字线与bMWL
0,127进入阵列子单元左侧的LWD单元驱动512个奇字线] 对于WLDV译码驱动单元,参见图7,其示出了相关技术提供的一种WLDV译码驱动单元的结构示意图。如图7所示,WLDV译码驱动单元的输入为译码输入信号和驱动控制信号(可以用WLDVEn信号表示) ,一个Section共有8组WLDV译码驱动单元,分别对应WLDV7,0。
[0046] 对于WLRst译码驱动单元,参见图8,其示出了本申请实施例提供的一种WLRst译码驱动单元的结构示意图。如图8所示,WLRst译码驱动单元的输入为译码输入信号和WLRstEn 信号,一个Array Mat共有8组WLRst译码驱动单元,分别对应WLRst7,0。
[0047] 对于bMWL译码驱动单元,参见图9,其示出了本申请实施例提供的一种bMWL译码驱动单元的结构示意图。如图9所示,bMWL译码驱动单元的输入为译码输入A信号、译码输入B 信号、译码输入C信号和bMWLEn信号,一个Array Mat共有128组bMWL译码驱动单元,分别对应bMWL127,0。
[0048] 在以上背景技术中,关于每个信号具体的来源、作用可参照现有技术,该部分内容与本申请实施例的技术方案并无关联,在此不做赘述。
[0049] 从以上可以看出,在相关技术中,需要通过8组结构相同的WLDV译码驱动单元实现不同译码值的WLDV信号,导致电路面积大,电路传递效率不高,影响了DRAM的性能。
[0050] 基于此,本申请实施例提供了一种译码驱动电路,该译码驱动电路包括至少一个译码驱动单元,译码驱动单元包括第一级驱动电路和第二级驱动电路,其中,第一级驱动电路,用于接收使能控制信号、译码输入信号和驱动控制信号,并根据使能控制信号、驱动控制信号和译码输入信号,生成第一驱动信号和第二驱动信号,第二级驱动电路,用于根据第一驱动信号和第二驱动信号,生成目标字线驱动信号。这样,基于本申请实施例所提供的新的译码驱动电路,不仅能够提高电路效率,而且节省电路面积,同时还能够提高DRAM的性能。
[0052] 在本申请的一实施例中,参见图10,其示出了本申请实施例提供的一种译码驱动电路10的结构示意图。如图10所示,译码驱动电路10包括至少一个译码驱动单元110,译码驱动单元110包括第一级驱动电路111和第二级驱动电路112,
[0053] 第一级驱动电路111 ,用于接收使能控制信号、译码输入信号和驱动控制信号,并根据所述使能控制信号、所述驱动控制信号和所述译码输入信号,生成第一驱动信号和第二驱动信号,
[0054] 第二级驱动电路112,与第一级驱动电路111的两个输出端连接,用于根据所述第一驱动信号和所述第二驱动信号,生成目标字线] 需要说明的是,本申请实施例提供的译码驱动电路10应用于多种信号驱动场景,本领域技术人员可以将其进行灵活应用。为了方便说明,以下均以目标字线驱动信号(即前述的WLDV信号)为例进行解释,但是这并不构成对本申请实施例的限制。
[0056] 根据前述内容,WLDV信号存在8个不同的译码值,即WLDV7:0。因此,译码驱动电路10包括至少一个译码驱动单元110,用于对应不同的译码值。具体地,每个译码驱动单元110包括第一级驱动电路111和第二级驱动电路112。在工作过程中,第一级驱动电路111用于接收译码输入信号和驱动控制信号,从而生成第一驱动信号和第二驱动信号,然后,第二级驱动电路112接收第一驱动信号和第二驱动信号,输出最终的目标字线驱动信号(即WLDV 信号) 。
[0057] 进一步地,在一些实施例中,参见图11 ,其示出了本申请实施例提供的另一种译码驱动电路10的结构示意图。如图11所示,第二级驱动电路112可以包括第一开关管201和第二开关管201,